近日，西安紫光國(guó)芯半導(dǎo)體股份有限公司(以下簡(jiǎn)稱“西安紫光國(guó)芯”)在VLSI 2023技術(shù)與電路研討會(huì)上(2023 Symposium on VLSI Technology and Circuits)公開(kāi)發(fā)表了技術(shù)論文——《基于小間距混合鍵合和mini-TSV的135 GBps/Gbit 0.66 pJ/bit 嵌入式多層陣列 DRAM》(135 GBps/Gbit 0.66 pJ/bit Stacked Embedded DRAM with Multilayer Arrays by Fine Pitch Hybrid Bonding and Mini-TSV)。

　　該論文的發(fā)表，是西安紫光國(guó)芯在SeDRAM®方向上持續(xù)創(chuàng)新的最新突破。據(jù)了解，作為國(guó)際超大規(guī)模集成電路技術(shù)研討會(huì)，本年度 VLSI 會(huì)議共收到全球投稿 632 篇，在最終錄取的212 篇中，僅有2篇來(lái)自中國(guó)內(nèi)地企業(yè)，其中1篇便是來(lái)自西安紫光國(guó)芯的嵌入式多層陣列DRAM論文。

　　本次VLSI 2023上，西安紫光國(guó)芯發(fā)布的新一代多層陣列SeDRAM，相較于上一代單層陣列結(jié)構(gòu)，主要采用了低溫混合鍵合技術(shù)(Hybrid Bonding，HB)和mini-TSV堆積技術(shù)。該技術(shù)平臺(tái)每Gbit由2048個(gè)數(shù)據(jù)接口組成，每個(gè)接口數(shù)據(jù)速度達(dá)541 Mbps，最終實(shí)現(xiàn)業(yè)界領(lǐng)先的135 GBps/Gbit帶寬和0.66 pJ/bit能效，為疊加更多層DRAM陣列結(jié)構(gòu)提供先進(jìn)有效的解決方案。

　　論文通訊作者西安紫光國(guó)芯總經(jīng)理江喜平表示，“2020年IEDM我們發(fā)布了第一代SeDRAM技術(shù)，之后我們實(shí)現(xiàn)了多款產(chǎn)品的大規(guī)模量產(chǎn)。這次發(fā)布的新一代多層陣列SeDRAM技術(shù)，實(shí)現(xiàn)了更小的電容電阻、更大的帶寬和容量，可廣泛應(yīng)用于近存計(jì)算、大數(shù)據(jù)處理和高性能計(jì)算等領(lǐng)域。”

　　西安紫光國(guó)芯異質(zhì)集成嵌入式DRAM(SeDRAM)基于混合鍵合技術(shù)實(shí)現(xiàn)了邏輯單元和DRAM陣列三維集成，多項(xiàng)研發(fā)成果已先后在IEDM 2020、CICC 2021、ISSCC 2022等多個(gè)期刊和會(huì)議上公開(kāi)發(fā)表和作專題報(bào)告。(張楚翌 高新融媒記者 于秋瑾 通訊員 尉鵬)